要设置skew才对,不能超过目标时钟一个cycle
【 在 ICMinGong 的大作中提到: 】
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: 有人说异步FIFO的两个时钟直接设为false path
: 又有人说,异步FIFO中两个时钟之间的格雷码地址信号,要保证多bit的delay尽量balance
: 那么请问用什么constraint让他们尽量balance呢?
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发自「今日水木 on Redmi Note 5」
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修改:xiaoming1988 FROM 112.64.60.*
FROM 112.64.60.*