不是大牛，简单说两句。这实际上是利用clk skew 来修hold, 只要把时序图画出来，就可以看见，hold check比原来多了半个时钟周期，相当于在clk tree 上引入了这半个时钟周期的skew来代替data path的delay buffer, hold time 确实可以很大改善。但是代价就是setup 少了半个时钟周期，或者说要求data path 在比原来频率高一倍的情况下工作，这个代价实际上是非常大的。所以除非clk period很大不用担心setup , 一般只会在某些hold time实在修不了的地方用下降沿触发器，其它地方还是用原来的上升沿触发器。

【 在 Xaoyao 的大作中提到: 】
: 一般设计都是上升沿触发器
: 但对于某些流水线设计，信号会被连续打很多拍，中间只有触发器，没有任何逻辑
: 这样的设计，在后端需要插入大量的delay cell来修hold
: ...................
--
FROM 49.7.64.*