转HDL,看样子不太可能直接出综合.
目前看上去对一些数据流设计有优势
而且做验证也还不错.
其他的未知.
例子是转成sv的.VHDL和verilog没看到提及.


【 在 EmperorPiero (皮埃罗球皇) 的大作中提到: 】
: 直接综合还是转成verilog综合？
: #发自zSMTH@M2011K2C
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