清华某实验室由于项目紧张，急需要2~3名Verilog coding熟练的人与项目组成员一起做IC前端设计，兼职时间2~3周，基本要求如下：

1.电子相关专业，本科或硕士学历
2.熟悉Verilog，有数字电路设计、仿真、综合知识和经验（参加过实际项目者优先）；
3.熟悉UNIX操作系统及vcs/virsim/debussy/modelsim等设计工具；
4.良好的个人素质、沟通能力及团队合作精神。


有意者请发信至caopeng@seu.edu.cn，留下联系方式。最好这两三周之内能大部分时间都能到实验室一起工作。
待遇面谈（应该至少是业内行价）。
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