俺完全不会fpga，但是看到有一个python的myhdl
和pyverilog，是一类东西不？
【 在 eggcar (eggcar) 的大作中提到: 】
: 我用一个日本人开源的pyverilog项目尝试过meta programming，怎么说呢，毕竟是拿另一个语言直接操作ast，还是有点别扭
: 也不是非要做成templates那样吧，至少能够做一些相对复杂的替换规则也行…generate和for真的就是电工们拍脑门想出来的东西，稍微复杂一点的、又并不违背hdl可综合原则的抽象用原生的verilog直接表达不出来，不用外部脚本就只能苦哈哈的复制粘贴修改…
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