这个离实现verilog的meta programming差远了

而且你看很多情况下这个写的代码量可能比直接写verilog的还多

我觉得功能上过犹不及，keep it simple.

对于大部分要求来说，可能像html/template就能满足绝大多数需求
而且还保留了绝大多数可读性

pyverilog相当于写手好ast, 然后给你遍历出代码。完全缺少实现的优美性

用这个还不如直接用chipsel bluespec之类的语言来写代码

【 在 hgoldfish (老鱼) 的大作中提到: 】
: 你这个再搞搞，是不是可以弄出一个 python 语法的新语言，编译到 verilog 去。
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修改:eematlab FROM 64.207.220.*
FROM 64.207.220.*