hls c++ 在表达并发控制的时候还是有一些受限。
不过胜在表达和设计迭代效率。

用template做个模型，
数据类型随意换，FIFO宽度核心循环要求的cycle数
等等通过数据类型的 class triat 就传进去了。

【 在 eggcar 的大作中提到: 】
: 这个项目其实目的就是这个，pyverilog是基础工具，用来parse verilog得到ast，或者基于ast生成verilog代码。
: veriloggen这个就是基于pyverilog封装了一层更好看的语法来生成verilog...既然是基于python封装的，那就可以用全功能的python来做更复杂的抽象...但是到底好不好用 我也没深入用过，至少demo看起来不错，上面那个demo生成的verilog代码长这样：
: [code=delphi]
: ...................
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FROM 123.120.107.*