硬件的也试了试，verilog也没问题

尤其是优化流水线，比专门的RTL编译器好用

ic前端和验证也不妙

最后只有架构不受冲击

【 在 Auguster 的大作中提到: 】
: 越基础越容易替代
: 所以明后年毕业软件工程专业的学生就要吃瘪了，毕业人数太多，社会上没有增量，而且存里工作岗位少很多
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