- 主题:借人气，有没有大拿熟悉FPGA时序约束的？
io本来就慢，约束了也慢
【 在 rliw 的大作中提到: 】
: 兄台，
: 我把所有输出io的set_output_delay取消掉，
: 时序违约没有了，只是时序报告里列出了“unconstrained output ports”
: ....................
- 来自「最水木 for iPhone13,4」
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FROM 111.201.53.*
综合出的电路图展开看看
【 在 rliw 的大作中提到: 】
: 我有一个寄存器信号，从子模块直接连到顶层模块，然后就直接输出了，
: 中间没有任何逻辑，但时序分析后，在管脚的IO_BUF里产生了4ns的延迟，
: 造成时序违约。
: ...................
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FROM 112.86.218.*
rtl图？
逻辑有点复杂，而且巨大，看起来有点儿费劲
【 在 whotwho 的大作中提到: 】
: 综合出的电路图展开看看
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FROM 39.183.37.*
布局布线后的，看IO附近
【 在 rliw 的大作中提到: 】
: rtl图？
: 逻辑有点复杂，而且巨大，看起来有点儿费劲
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FROM 112.86.218.*
收到，多谢
【 在 whotwho 的大作中提到: 】
: 布局布线后的，看IO附近
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FROM 115.198.95.*
cylone iv e系列。
report timing比较恶心，会误导人
最开始我有io输出约束的时候，
显示在io端口，iobuf里产生了最多的延迟
问题是iobuf是最基本的fpga单元了吧？
看走线的跨度也不大，
这还怎么搞？
无意中把io的set-input-delay约束去掉，
才把原来的违约去掉，
但又出现未约束的路径警告。
但好歹没有致命警告了
【 在 StrongLeg 的大作中提到: 】
: 什么型号器件？贴report_timing报告？
:
: #发自zSMTH@TAS-AL00
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FROM 115.198.95.*
【 在 rliw 的大作中提到: 】
: 我有一个寄存器信号，从子模块直接连到顶层模块，然后就直接输出了，
: 中间没有任何逻辑，但时序分析后，在管脚的IO_BUF里产生了4ns的延迟，
: 造成时序违约。
: ...................
我也有遇到过这问题，x家的K7, output_delay max设成0了还是无法满足时序要求（差不到1ns），设成负数不行，输出路径主要的延时在时钟bufg和输出obuf上，但是约束了确实有效果，不约束会出现这次编译没问题，下次编译有问题的情况，后面用set_clock_uncertainty -setup -from [get_clocks usb_clk_i] -to [get_clocks clk_virt] -1加1ns让它不报错。
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FROM 159.226.182.*
赞，
我也试试。
我每次编译倒是都能通过，
但是数据过一段时间就会偶尔随机错一个数据
以前约束过io的，虽然时序的slack负很多
但是还是稳定的。。。
【 在 dansen 的大作中提到: 】
: 我也有遇到过这问题，x家的K7, output_delay max设成0了还是无法满足时序要求（差不到1ns），设成负数不行，输出路径主要的延时在时钟bufg和输出obuf上，但是约束了确实有效果，不约束会出现这次编译没问题，下次编译有问题的情况，后面用set_clock_uncertainty -setup -from [get_clocks usb_clk_i] -to [get_clocks clk_virt] -1加1ns让它不报错。
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FROM 115.198.95.*