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主题:Re: 借人气,有没有大拿熟悉FPGA时序约束的?
rliw
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2021-08-03 10:15:00
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卧槽,发现不止一个信号这样,还有一个信号,直接在顶层,就是clk_out=clk_in这样一句(输出引脚等于输入引脚),也在IOOBUF这里产生了大概4ns延迟。。。
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FROM 115.220.225.*
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