我有一个寄存器信号，从子模块直接连到顶层模块，然后就直接输出了，
中间没有任何逻辑，但时序分析后，在管脚的IO_BUF里产生了4ns的延迟，
造成时序违约。
   set_output_delay已经设置了，哪怕设置成0延迟，能减少一点slack，
但还是违约。
   这个寄存器信号本身逻辑简单，没有多少优化空间，延迟集中在io_buf这里，
感觉无处下手呀，
  
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FROM 115.220.225.*