io本身有延迟很正常，实在不行可以把那个寄存器挨着io最近的位置放置。这样布线只有唯一通路的话怎么约束都无所谓了。这样做有两个好处：延迟最短，每次综合后延迟变化不大，比较稳定
【 在 rliw 的大作中提到: 】
: 我有一个寄存器信号，从子模块直接连到顶层模块，然后就直接输出了，
: 中间没有任何逻辑，但时序分析后，在管脚的IO_BUF里产生了4ns的延迟，
: 造成时序违约。
: set\_output\_delay已经设置了，哪怕设置成0延迟，能减少一点slack，
: 但还是违约。
:
: ..................
发自「今日水木 on CLT-AL00」
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