综合出的电路图展开看看
【 在 rliw 的大作中提到: 】
: 我有一个寄存器信号，从子模块直接连到顶层模块，然后就直接输出了，
: 中间没有任何逻辑，但时序分析后，在管脚的IO_BUF里产生了4ns的延迟，
: 造成时序违约。
: ...................
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FROM 112.86.218.*