几片DDR3，布线是T型还是fly-by
xilinx design guide文档里有等长的要求
不光是DQ组内的，还有DQS对CLK，C/A/C对CLK的等长要求

【 在 Lucky520 的大作中提到: 】
: 阻抗控制了，DQ按组做的等长，组与组之间差的较多，1000mil。电压对的，有点怀疑等长的问题了
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