【 在 nddtl 的大作中提到: 】
: 标 题: Re: 请问时钟相关问题
: 发信站: 水木社区 (Sat Jan 14 14:12:31 2023), 站内
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: fpga出来信号质量就不太好，fpga用125M内部9分频出的时钟信号。依次赋给16个IO，传给16个ADC，每个ADC再带8个传感器，ADC总有几路数据错误，128个传感器也总是有10~30个数据错误，调试了好久，都搞不定。谢谢各位了。
具体说一下,输出时钟哪里不好,jitter还是skew还是啥？
FPGA的DCM做奇数分频占空比不会太理想，用来驱动多路ADC同步采样就会出问题。
另外FPGA内部时钟饿输出也有很多讲究，不是assign Pinx = clk15就行了的。像
你这种严格要求同步的，起码得在P&R时对各路输出的同步关系加约束，最好对布局也
加上约束。
用FPGA输出16路同步信号，比输出16路时钟还难，你得反复调试，修改约束，直到各路ADC
同步了为止。
这种多路ADC同步采样的系统其实非常典型，需要考虑的坑很多 ;)
: 【 在 nddtl 的大作中提到: 】
: : 现在需要对16个一样的芯片输入一个时钟信号和同步信号，目前由fpga产生这两个时钟信号和同步信号，用32个IO连接到这16个芯片上，中间有fpc连接器，线程总计小于30cm，时钟频率为15MHz左右，同步信号每128个时钟周期一个脉冲。现在时钟信号质量很差。目前是想fpga只输出1路
: 敝雍屯叫藕牛ü齠pc连接器到目标板上再用时钟缓冲器输出16路时钟给每个芯片，请问这样对信号质量改善大吗？请推荐一个时钟缓冲器的芯片吧，查了一下，好像1：16的很少，只有1：8的，难道用2片1：8的，请大佬多多指教，谢谢！
: : 注：fpga为zynq7020，芯片为ADC芯片，16个ADC同步采样，阵列信号处理相关内容。
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: ※ 来源:·水木社区
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