又知道DCM的缺陷，又会时序约束，就不会这么问了吧。。。
猜测场景应该是这样的：FPGA扔过来一个bug给硬件，硬件懵逼了，拿着示波器一顿量，然后就没有然后了。。。
小公司人少，做不了太深入的事情；大公司分工细，啥都了解的早就当领导去了就不解bug了。咱们群众碰到这种问题，如之奈何？

【 在 report 的大作中提到: 】
: 具体说一下,输出时钟哪里不好,jitter还是skew还是啥？
: FPGA的DCM做奇数分频占空比不会太理想，用来驱动多路ADC同步采样就会出问题。
: 另外FPGA内部时钟饿输出也有很多讲究，不是assign Pinx = clk15就行了的。像
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