加一个与门，与门一个输入接io管脚，与门另一个输入接RC延时

【 在 nlgdczm 的大作中提到: 】
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: rt，
: 前情提要：https://m.newsmth.net/article/Embedded/55402
: 现在一番折腾，主要是调整初始化时各种初始化函数的先后位置，包括吧VDD monitor给调到后面去了，现在“优化”到上电后的高电平只有1.5ms的时长了。
: 在不增加大的主芯片，包括更换单片机的前提下，除了加大电容，还有啥高科技的办法吗？

#发自zSMTH@V2307A
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