GTX CLK和RX CLK在PHY的寄存器里面可以微调延时的。
或者可以试着在FPGA里面延时1/4或者1/2周期，应该就可以了。
【 在 zzlthuscu 的大作中提到: 】
: 是的 就两个时钟管脚 rxclk 和gtx clk。 我之前rxclk是连到一个普通io上的 上位机能收到数据 但下发不了数据 现在我把rxclk飞线到 一个gclk上 能下发数据了 但是上位机又收不到数据了 。 通过chipscope 发现fpga给rtl8211的数据是正确的 ，怀疑txclk时钟有问题？ 代码里
: 直接把rxclk给txclk的
: 发自「今日水木 on iPhone 13 Pro Max」
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