分频不行啊。脉冲要准确计数。脉冲的周期不固定的，最高可能300M的频率
【 在 sxmman 的大作中提到: 】
: fpga内部时钟树最大五六百mhz，io和逻辑单元也差不多，而且还有占空比要求，还要考虑同步。建议在靠近信号源用高速d触发器把脉冲分频，即便情况极端也好处理了。
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