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主题:Re: 有没有自己写FPGA DDR控制器的兄弟
mikeylo
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2020-05-22 17:58:09
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PHY也是自己写的?从读开始到返数据相当于40个tCK?
【 在 icfpga 的大作中提到: 】
: MIG慢的要死,我是自己写的,1.8G速率下,用户接口从读开始到数据返回用时10个clk,什么水平
--
FROM 115.171.8.*
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