我觉得你可以直接拿一些开源的riscv的core改吧改吧，其中icache和dcache你就接到你想接的hbm上，甚至如果单纯pipeline顺序执行没有跳转甚至都没有cache miss，顶多就是个buffer了。至于传输无非就是AXI interface，控制的话就用axi-lite，用fpga的axi interconnect捅一捅就接上了。core的部分指令集可以自己定制，开源的core可能更倾向于嵌入式低功耗，你要是不满意可以duplicate多份资源，做个真多发射的架构。
【 在 jessez 的大作中提到: 】
: 是的，指令设计可以尽量简单，是用作加速器而不是cpu，所以还有主cpu如何操作fpga加速器的问题。从加速器的角度，希望“寄存器”尽量多，VLIW尽量宽，用满fpga到板载内存的带宽,
: 理想中是用上Xilinx virtex ultrascale+ hbm的好几百GB带宽hbm
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