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主题:[求助]verilog源码如何扰乱信号名?
ttaudi
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2021-07-29 21:52:50
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最近看到有人的源码里信号名全都是杂乱无章,看不出意义,请问这种是怎么实现的呢?是否可以恢复?
扰乱信号的源码:
wire [7:0] t6_out1_8;
reg [7:0] t1_out1_9;
wire signed [8:0] t2_26;
wire signed [8:0] t2_27;
wire signed [8:0] t2_out1_9;
reg signed [8:0] t8_out1_10;
reg [7:0] t7_out1_10;
--
FROM 113.88.170.*
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