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主题:Re: [求助]verilog源码如何扰乱信号名?
ttaudi
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2021-08-06 10:20:59
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混淆都搞不定了。。。
还是老老实实用FPGA搬砖
【 在 Qlala 的大作中提到: 】
: 这个..
: 你要是能搞定反混淆 可以转行
: 只是搞定混淆 啥也不算啊
: ...................
--
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