问题2：如果是使用vivado hls或者vitis hls的话，可以将hls模块导出成一个ip，再在vivado工程里例化就可以了，接口的话 可以参考ug902里的一些介绍，也可以在hls的时序仿真里看它的时序是什么样的，数据接口一般会是axi的标准的。也可以将verilog的module集成在hls里，具体没这么弄过，但是流程是支持的。
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