非常感谢回复！
有控制上电时序的，外部使用了个单片机控制。100MHz时钟和参考时钟refclk都是自由运行。按上电控制时序留的时间都比较富裕，完成最后一步上电前应该都能稳定。。有一个问题是参考时钟refclk是飞线操作的。之前准备用cdcm6208生成，后来发现生成不了这个频率。就飞线另加了一片差分晶振。也许飞线质量不太好。但是我尝试过上电后直接重新校准了一遍也不好使啊。

按个人理解，jtag下载一遍应该不会引起重新校准吧，所以就排除了校准问题。。jtag重新加载一遍就正常了是因为什么改变了呢


【 在 gzsz 的大作中提到: 】
: 感觉可能和上电校准相关。FPGA程序启动前100Mhz校准时钟和Transceiver参考时钟有没有保持稳定输出？另外有没有控制FPGA的上电时序？
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