【 以下文字转载自 Circuit 讨论区 】
发信人: zzlthuscu ((zzlthuscu)), 信区: Circuit
标 题: RTL8211EG 画板时 犯了一个错误
发信站: 水木社区 (Fri Jul 11 09:43:04 2025), 站内
RTL8211EG 的三个时钟 TXCLK GTX_CLK RXCLK 这三个管脚里 TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
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