- 主题:请教通过下降沿触发器来修hold的问题
你们没有专业asic designer嘛？
【 在 Xaoyao 的大作中提到: 】
: 一般设计都是上升沿触发器
: 但对于某些流水线设计，信号会被连续打很多拍，中间只有触发器，没有任何逻辑
: 这样的设计，在后端需要插入大量的delay cell来修hold
: ...................
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FROM 118.254.118.*
这样的设计，需要大量的delay cell修hold，说明clock tree balance没做好，让后端重新做cts，而不是改设计。
另外我好奇的是，加流水线是为了提高频率，把组合逻辑均匀分布，既然这么多级没有逻辑，干嘛要打很多拍？
【 在 Xaoyao 的大作中提到: 】
: 一般设计都是上升沿触发器
: 但对于某些流水线设计，信号会被连续打很多拍，中间只有触发器，没有任何逻辑
: 这样的设计，在后端需要插入大量的delay cell来修hold
: ...................
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FROM 101.228.159.*
不过这样就多了很大的mux
功耗可能反而高吧
- 来自 水木社区APP v3.4.2
【 在 awuwu 的大作中提到: 】
: 你用上下沿寄存器不是一个寄存器只delay了半拍吗
: 读写指针就跟fifo类似，初始wrpt=0, rdpt=wrpt+delay, 然后每排加一。
: power你想想翻转率，数据寄存器每排只有write的那个在动，这样是不是小多了
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FROM 101.87.107.*
看你的深度和宽度，你要是只是delay一拍两拍就简简单单修hold吧
大部分情况这几个mux功耗绝对赶不上那一堆寄存器的
【 在 Xaoyao 的大作中提到: 】
: 不过这样就多了很大的mux
: 功耗可能反而高吧
:
: ...................
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FROM 101.82.66.*
这个不就是常见的ssb pipeline吗？
【 在 Xaoyao (劳动最光荣) 的大作中提到: 】
: 发信人: Xaoyao (劳动最光荣), 信区: METech
: 标 题: 请教通过下降沿触发器来修hold的问题
: 发信站: 水木社区 (Tue Jun 15 03:13:33 2021), 站内 [累计积分奖励: 100/0]
:
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FROM 125.69.47.*
ssb pipeline是什么意思呢？
在google上搜不到啊
- 来自 水木社区APP v3.4.2
【 在 iNero 的大作中提到: 】
: 这个不就是常见的ssb pipeline吗？
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FROM 101.87.107.*
source synchronous buffer
交替分别使用上升下降沿做launch和capture来做pipeline，使得hold天然meet，但是setup只有半T，并且clock是forwarded，不需要全局balance
【 在 Xaoyao (劳动最光荣) 的大作中提到: 】
: ssb pipeline是什么意思呢？
: 在google上搜不到啊
:
: - 来自 水木社区APP v3.4.2
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FROM 125.69.47.*
建议去研究一下两相位时钟的latch设计方法。
【 在 Xaoyao 的大作中提到: 】
: 一般设计都是上升沿触发器
: 但对于某些流水线设计，信号会被连续打很多拍，中间只有触发器，没有任何逻辑
: 这样的设计，在后端需要插入大量的delay cell来修hold
: ...................
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FROM 219.232.97.*