- 主题:请教个fpga转asic问题
基本单元模型就是：带使能端的2bits宽度的32拍的移位寄存器，全片总共用13000个这样的单元。要求芯片化后能达到350M以上，芯片工艺40nm及以下，最好40nm。
1.原型用的x家的srl32的ip来实现移位寄存。
2.芯片化，怎么实现呢？本来想搞成ram来实现移位寄存，但是特点是深度不深，但位宽很宽，有渠道说不占优势。另一种说可以专门定制精简移位寄存器(版图)，这种占优势。
本人后端小白，请大拿指点：芯片化哪个方案？芯片化后的面积功耗包括良率是否可行？谢谢
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修改:canoeheu FROM 117.136.38.*
FROM 114.253.86.*
ram深度和位宽是可配置的. 定制寄存器ppa肯定好很多，但是需要从头设计cell. 折中的话可以基于latch，比寄存器ppa要好
【 在 canoeheu 的大作中提到: 】
: 基本单元模型就是：带使能端的2bits宽度的32拍的移位寄存器，全片总共用13000个这样的单元。要求芯片化后能达到350M以上，芯片工艺40nm及以下，最好40nm。
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: 1.原型用的x家的srl32的ip来实现移位寄存。
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FROM 101.228.169.*
多谢，latch时序能保证吗？说有毛刺什么的。
【 在 oyangshan 的大作中提到: 】
: ram深度和位宽是可配置的. 定制寄存器ppa肯定好很多，但是需要从头设计cell. 折中的话可以基于latch，比寄存器ppa要好
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修改:canoeheu FROM 117.136.38.*
FROM 117.136.38.*
fpga芯片化有些低成本的方案，都是不用做光罩的
一个是altera的hardcopy，直接把fpga变成你的芯片，但成本比较高
另外一个是intel的eASIC，就是把它们的可配置电路，通过修改metal和via的方式，实现你的功能
工艺至少是28nm以下的先进工艺
主频300M完全没问题
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FROM 220.196.192.*
timing收干净就没事
【 在 canoeheu 的大作中提到: 】
: 多谢，latch时序能保证吗？说有毛刺什么的。
: 【 在 oyangshan 的大作中提到: 】
: : ram深度和位宽是可配置的. 定制寄存器ppa肯定好很多，但是需要从头设计cell. 折中的话可以基于latch，比寄存器ppa要好
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FROM 101.228.169.*