- 主题:请教个问题，在无时钟的情况下，电路复位是否依赖reset信号的下
请教个问题，在无时钟的情况下，电路复位是否依赖reset信号的下降沿？
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修改:atlandis FROM 218.82.140.*
FROM 218.82.140.*
异步复位不需要时钟啊
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FROM 27.16.223.*
所以always里的reset虽然用的negedge， 但实际上是电平触发？
【 在 jthuster 的大作中提到: 】
: 异步复位不需要时钟啊
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FROM 218.82.140.*
是的这个描述verilog没有vhdl准确。
【 在 atlandis 的大作中提到: 】
: 所以always里的reset虽然用的negedge， 但实际上是电平触发？
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FROM 1.119.194.*
好的，非常感谢
【 在 diploma 的大作中提到: 】
: 是的这个描述verilog没有vhdl准确。
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FROM 218.82.140.*
看来你想问的是仿真的问题
1 reset和clock无关，只要有1到0的跳变就算是有效触发，寄存器就会被复位
2 用negedge就是边缘触发，不是电平触发，只有1（x/z)到0的跳变才会导致always模块里面的语句进行执行（这里不考虑clock)；实际电路可以理解为“电平触发”。仿真过程和实际电路稍微有区别，但是结果是一样的
【 在 atlandis 的大作中提到: 】
: 所以always里的reset虽然用的negedge， 但实际上是电平触发？
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FROM 27.115.119.*