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功耗验证工程师
岗位职责:
1. 对芯片进行功耗分析及电源地网络的静态噪声分析,电迁移检查,以及瞬时噪声影响分析
2. 协助模块及IP设计者产生模块级模型用于模块级别的功耗及电源地网络分析
3. 评估模块及全芯片的功耗噪声影响/电迁移可靠性结果,并与其他团队成员协同一起确定最佳的设置,优化结果的精确度,工具的性能及内存使用效率
4. 与团队有效地合作,能够独立解决问题及管理成果
5. 总结数据文档,编写脚本提高工作效率
任职资格
任职要求:
1. 电子类相关专业学士或硕士
2. 2年大型层次化SoC物理设计的工作经验
3. 精通静态时序分析及时序约束,布局布线流程
4. 具有一定的物理验证经验,具备LVS / DRC / EM / IR等问题的解决能力
5. 具备网表级静态及动态功耗分析的经验(vectorless/VCD)
6. 了解电源地网络供电分析及电源地网络可靠性检查
7. 熟悉电压变化对器件性能的影响,以及功率噪声对静态时序的影响
8. 有功耗分析工具使用经验,例如Ansys的RedHawk,Cadence voltus或Synopsys PrimeTimePX
9. 熟练使用英语听说读写
Physical verification engineer(苏州/上海)
工作职责
1. Co-work with block owner to solve block level PV issues
2. Responsible for chip level DRC, LVS, ERC, ANT, DRC+, DFM, ESD verification
3. Implement full chip PG RDL, generate dummy fill
4. Responsible for tapeout
任职资格
1. Bachelor or Master Degree in Engineering (Microelectronics, Electronics)
2. 2+ years of hands on experience in large scale ASIC chip physical design
3. Experienced with full chip level DRC/LVS verification
4. Familiar with advanced process node, ie: 16/14nm and below
5. Good teamwork and communication skills
6. Be familiar with programming (TCL, Perl, shell script, C)
7. Language: Good English read/write
时钟网络物理设计工程师
岗位职责:
1. 与SoC架构团队一起制定顶层时钟网络结构
2. 使用EDA工具以及脚本实现顶层时钟网络的物理设计
3. 进行电路仿真与验证,确保所设计的时钟结构在skew,延时,功耗,和可靠性方面达到设计指标
4. 与不同设计团队协同工作解决时钟相关的问题
任职资格
1. 电子类相关专业的学士,硕士,或博士
2. 2年大规模层次化物理设计经验
3. 熟练使用各种EDA工具,例如ICC、Innovus、PT、Calibre
4. 有晶体管级Spice仿真经验
5. 有顶层时钟网络设计经验(H-tree或Mesh)
6. 精通脚本编程,TCL,perl,shell
7. 良好的英语读写能力
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