【深圳】【RISC-V纯正背景AI CPU企业】研发经理【最好RISC-V或者CPU背景】

最低要求：
- 具有五年以上 RTL 设计或者验证经验的硕士或博士

- 具有三年以上带领研发团队的经验

- 具备使用 System Verilog 进行 RTL 设计的经验

- 具备参与大型 SoC 或 ASIC 工作经验

- 熟悉在 Git 工作环境中进行协同开发的工作经历



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