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数十个后端职位   包括不限于上海  杭州   无锡  成都  北京  深圳


（以下多家公司的职位，未备注地点的职位  地点为上海）

后端工程师
岗位职责：
1. 负责SoC芯片的物理实现流程开发；
2. 完成芯片顶层从门级网标到GDS的实现，包括布图规划、 布局布线、时序分析、功耗分析、物理验证等；
3. 指导模块级设计工程师解决物理设计方面的问题；
任职要求：
1. 6年以上物理设计实践经验，学士以上学历、硕士尤佳；
2. 精通从门级网表到GDS的芯片设计流程；
3. 熟悉主流EDA厂家的PR/PV/signoff工具；
4. 熟练掌握Shell/TCL/Perl/Python或其它类似的脚本语言编程和建立自动化设计流程；
5. 具有成功量产芯片的设计经验；
6. 具有28nm或者40nm设计经验者优先；
7. 良好的英语听写多说能力


后端实现工程师（2 人）
岗位职责：
1.Work with FE team to understand chip architecture and drive physical aspects early in design cycle.
2.Automate, Construct, Guide, Modify, Enhance Timing tools and
flows.
3.Top/Block level floorplan, partition, floorplan, P&R, timing, power and physical sign off.
4.Improve PPA (power performance area) on specific process.
岗位要求：
1.2-5 years of physical design experience, with recent successful tapeouts in deep sub-micron technology with BS or MS in Electrical Engineering or Computer Science.
Expert in top /block level P&R implementation, including floorplan, clock &power distribution, timing closure, physical & electrical verification.
3.Experienced in industry standard tools (like DC, Genus, Innovus, ICC2, PT, STARRC, Redhawk, Calibre, VCLP), understand their capabilities and underlying algorithms.
4.Strong communication skills.
5.Excellent scripts skills, like tcl/perl/python/Makefile.
Experience with Synthesis and DFT is a plus.


后端实现工程师（初级，本科以上，2-5年）上海、杭州
职责描述：
1.参与从RTL到GDSII的数字物理设计及全流程，包括Floorplan、PnR、CTS、Route、STA、SI、DFM等;
2.参与完成项目的时序收敛及低功耗和形式验证工作;
3.实施后端验证和签核工作，包括Physical Verification、Power、EM/IR-Drop分析、DRC/LVS等;
4.参与分析测试公司研发软件，撰写相关文档、测试报告，跟踪反馈bug;
5..与团队合作，负责参数提取、时序分析、功耗仿真，设计质量和进度控制。
任职要求：
1.微电子学/电子工程/计算机等相关专业本科及以上学历；
2.会使用ICC/ICC2/Innovus其中一种后端设计工具；熟悉tcl或perl
3. 熟悉数字后端的各个步骤，从P&R到最后的signoff；
4.理解STA timing，了解timing closure的方法；
5..具有一颗以上量产芯片经验。


数字后端设计工程师（高级，本科以上，5年以上）上海、杭州
职责描述：
1. 参与先进工艺EDA signoff软件研发和产品交付。
2. 制定产品输入输出文件格式。
3. 通过物理设计、仿真、建模等对关键指标（寄生参数、时序、功耗、电压降、电迁移、噪声等）进行比较和分析，给出统计结果、结论、实现方案。
4. 依据公司EDA产品开发要求，参与制定产品规格，研发方向和技术方案。
5. 完善公司EDA产品在IC设计流程中的部署，验证方法，对内对外技术支持。
6. 根据市场和客户需求提炼和转换合适的产品需求。
任职要求：
1. 微电子、电子工程等相关专业等相关专业硕士以上学历，三年以上工作经验。
2. 对先进工艺下IC设计signoff tool开发有浓厚兴趣，对芯片设计流程和EDA工具有深入理解。
3. 掌握主流文件标准如verilog/lef/def/spef/dspf/gdsii/sdc/lib/vcd/saif/fsdb及各种techfile、runset等。
4. 具有丰富的28nm及以下工艺有低功耗和顶层物理设计经验优先。
6. 熟悉IR分析/模拟电路设计/数字前端/数字后端。


后端设计工程师
职责：
1.负责芯片项目从netlist到GDSII的后端物理实现，将NETLIST通过后端流程输出GDSII文件；
2. 实施后端设计工作的PnR流程，包括Floorplan、Power、Place、CTS、Route等；
3. 完成IP相关的Custom Route以及封装相关的BUMP Design and Routing;
4. 完成SOC项目的sta时序收敛和检查；
5. 实施完成芯片sign-off的其它验证工作，包括IR Drop、Formal、Low Power Check 、Physical Verification(DRC、LVS)等 ；
要求：
1.学历及专业；本科及以上，电子信息相关专业；
2. 拥有2+年数字后端设计及实现经验者优先；
3. 拥有低功耗项目设计经验者优先；

芯片后端实现工程师
工作职责
1.负责开发实现逻辑设计到物理实现的流程，包括SYN、PR和STA；
2.负责后端外包公司的对接；
3.协同前端设计部门优化设计性能和功耗；
4.参与EDA工具和流程方面的研究。
工作要求
1.对数字设计的主流工艺节点非常熟悉；
2.精通DC、ICC2、Genus、Innovus、formality、PT、PTPX等EDA工具；
3.熟悉Mentor Tessent、 Cadence Modus、Synopsys Testmax等DFT工具；
4.精通Makefile、Perl、shell和python；
5.熟悉ECO流程和低功耗流程；
6.熟悉perforce的使用技巧；
7.熟悉Linux环境；
8.英语流利，沟通无障碍；


数字后端设计工程师 - 无锡
岗位职责：
完成芯片的物理设计，包括：
1．Synthesis;
2．Floorplanning;
3．place&route,
4． timing signoff；
5．physical verification；
6．Low Power
任职资格：
1. 本科以上学历，微电子、电子、计算机等相关专业，工作经验5年以上；
2. 了解纳米cmos工艺；
3. 良好的沟通能力；
4. 了解主流后端工具；
5. 具有一定的编程能力，熟悉tcl 、python、shell等。


高级后端工程师-深圳
职位描述：
1、参与整个后端设计的流程，包括Floorplan、placement、CTS、Routing、PhysicalVerification；
2、负责后端外包服务的过程兼管和配合牵引；
3、与前端工程师协作完成Block级别和全芯片级别的时序收敛；
4、开发和优化前端到后端的物理设计流程；
5、IO Ring设计、Flipchipbump设计；


芯片设计专家
岗位描述
As a member of the PD team, you will build the next generation networking SoC in advanced process. You will drive the backend flow through the entire RTL2GDS process including floor planning, P&R, timing, PI, and sign-offs. You will also conduct PPA optimization.

You responsibilities include, but not limited to:
* Build backend flow on state-of-the-art processing node
* Create SPECs for PD sign-off
* Work closely with architecture and design team to optimize PPA
* Floor planning, design synthesis, equivalence checks, partitioning, IO assignment and IP integration, CTS and power grid, P&R , timing closure, power analysis etc.
* Design and timing ECOs and sign-offs
岗位要求
BS or MS of EE, 5+ years of experience with the whole RTL2GDS process
* Understanding the state-of-the-art of processing node, custom lib and optimizations
* State-of-the-art experience with CTS and power grid planning, power integrity is a plus
* Experience with relatively large designs (>10m flops) on advanced process nodes and optimization methodology toward top performance and low power
* Understanding of DVFS, DFT, DFY, DFM is a plus
Some hands on with following tools are needed:
* Floor planning and P&R: Cadence Innovus and/or Synopsys ICC2
* Synthesis: Synopsys DC/DCG
* Formal Verification : Synopsys Formality and/or Cadence LEC
* STA: Primetime-DMSA
* PI : Apache Redhawk
* Physical Design Verification: Synopsys ICV, Mentor Calibre
* Scripting: TCL/Perl is required, Python is a plus


后端设计高级/资深专家（Top Level）-上海

岗位描述
This is a highly visible role. As part of the physical design team, you will be utilizing your skills responsible for implementing high performance SoC from netlist to tapeout. Your responsibilities include, but not limited to:
- Co-work with frontend team to optimize SoC architecture in early phase of the project
- Define & optimize SoC physical architecture
- Define and drive physical implementation methodology, be the "go-to" person for physical design guidelines, best practices, etc
- Resolve design and flow issues by plan/prevent, identify solution and drive execution
- Plan and optimize dependency across different functions such as Top & block physical design, STA, Power, EMIR, PV, etc
- Plan, drive as well as execute certain physical design work such as floorplan, timing budgeting, PnR, etc
岗位要求
BS/MS(or higher) of EE, 9+ years of experience in phsyical design
- Hands on experience in physical design and integration of very large/high performance SoC design
- Very familiar with all aspects of Soc physical integration including floorplan, clock/reset and power distribution, global signal planning, I/O planning, and hard IP integration
- Very familiar with hierarchical design approach, budgeting, timing and physical convergence
- Experienced in physical design for SoC with multi-voltage&clock domains, ESD strategies, analog/mixed-signal hard IP integration, package interactions
- Experienced with floorplanning tool, P&R flow, timing/power/PV flows
- Experienced with state-of-the-art of process node, good understanding of DFY, DFM, multi-VT strategy, thermal management, etc


数字后端工程师
职责描述：
1.估算芯片及模块面积，参与初期版图布局规划；
2.完成综合，时序分析，Sign-off条件制定，熟悉时钟，DFT，复位等设计；
3.完成后端设计工作，包括FloorPlan，APR，CTS等；
4.完成版图设计的物理验证，包括DRC、LVS、ERC；
5.协同前端人员完成STA、Power分析、SI分析、并做面积、时序、功耗优化；
6.导出GDS，并Tapout；
岗位要求：
1、微电子、电子工程、通信相关专业；
2、熟练使用后端EDA工具，熟悉后端设计流程；
3、熟练使用Perl/tcl/Shell等脚本语言；
4、熟练掌握Timing ECO，并能够积极参与到项目的STA分析中。


SOC高级后端工程师   北京
需求人数：2人
主要工作内容与职责：负责芯片从Netlist到GDS输出的后端设计工作,工作经验八年以上（含八年）
1.Floor plan，IO plan，power plan
2.P&R?流程，Place，时钟树生成，布线，时序分析与修正。功耗分析，信号完整性分析。GDS输出与验证，DFM分析，寄生参数提取。
任职要求：
1.熟悉布局布线、物理验证、静态时序分析、功耗分析，DFM分析，寄生参数提取等物理设计流程。
2.具备如下一至多项专业技能者优先：?
a)?具有高速/低功耗电路后端设计经验；?
b)?具有40nm及以下工艺流片经验；?
c)?熟悉逻辑综合、DFT、STA等ASIC流程实现方法；
3.熟练使用UNIX/LINUX操作系统，具备较好的TCL/Shell脚本编程能力。
4.良好的团队精神，为人正直，工作态度端正，责任心强。
5.熟悉IC CompilerII/Innovus/Calibre等物理设计工具的使用。
6. 硕士（含）以上学历。


数字后端-pr
Responsibilities：
1. Responsible for the design physical implementation from netlist to GDS tape out including:
2. ChipBlock floorplan;
3. CTS Power plan Placement Routing SPF extraction;
4. DRCLVS and GDS tape out.
Requirements:
1. 2-5 years of experience and minimum of BS in EE or equivalent; MS a plus. Experienced in one of the major PR (Place Route) tool suites (Cadence Synopsys);
2. Background in timing closure and signoff (PrimeTime experience);
3. Scripting expertise (Perl Tcl or Python) a strong plus;
4. Actual chip tapeout experience on a recent technology node (40nm or below) a strong plus.


数字后端
工作职责
1. ASIC IC 设计芯片后端工程师从RTL到GDSII；
2. 具备完整的芯片Tapeout经验，后端布局规划（模块级或全芯片级）；
3. 熟悉STA静态时序分析及低功耗设计与分析；
4. 物理验证能力LVS/DRC/ERC/LVL/RTO/ANT/LUP；
5. 布局布线，电源网络设计，时序收敛，功耗分析，物理验证等，掌握其中一个或多个技能。
工作要求
1. 本科学位，微电子，计算机相关专业，超过5年以上的芯片后端实践经验；
2. 具备熟练的脚本技能（比如TCL，Perl，Python，及后端设计flow）；
3. 熟练 P&R后端工具12 / 7nm工艺节点，从Netlist到GDSII的整个后端流程的经验（Floorplaning, Power，Planning, Placement & Optimization, CTS，Routing，ECO，RC/Spef，STA）；
4. 熟悉关于OCV，LVF，MM/MC 优化和多功率设计的工作知识；
5. 了解CPU，DDR，Clock Structure，及基本数字逻辑；
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