水木社区手机版
首页
|版面-微电子技术(METech)|
新版wap站已上线
展开
|
楼主
|
同主题展开
|
溯源
|
返回
上一篇
|
下一篇
|
同主题上篇
|
同主题下篇
主题:Re: 请教个问题,在无时钟的情况下,电路复位是否依赖reset信号
diploma
|
2022-01-13 15:26:44
|
是的这个描述verilog没有vhdl准确。
【 在 atlandis 的大作中提到: 】
: 所以always里的reset虽然用的negedge, 但实际上是电平触发?
:
--
FROM 1.119.194.*
上一篇
|
下一篇
|
同主题上篇
|
同主题下篇
选择讨论区
首页
|
分区
|
热推
BYR-Team
©
2010.
KBS Dev-Team
©
2011
登录完整版