是的，我最近的项目也这样写的，然后仿真很容易出错，最后还是改掉了，这样写比较简单，但是容易出错，虽然实际工作时不一定会出错。
【 在 ucom 的大作中提到: 】
: https://bbs.eetop.cn/thread-919034-3-1.html
: eetop上之前就讨论过，简单来说就是rtl前仿的时候可能q只会在rst下降沿的时候随着bw_32的值变化一次，而网表后仿和实际电路的行为就是rst低电平时q一直随着bw_32的变化而变化，引起这个差别的原因是vcs理解时序触发的条件就是你always后面括号里的posedge和negedge，但是写的人又希望实际逻辑是下面的if(!rst)的逻辑，把组合的连续赋值逻辑和时序触发逻辑搞在一起了，vcs看到这样的写法也很难办啊。至于dc综合出来的电路在上面的链接里有人贴出来了
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