本司现有一些通信基带数字信号处理的模块需采用verilog RTL来实现。公司负责提供设计模块的reference C model、接口信号描述、时序约束与初步资源评估。兼职人员需按照要求实现相应的设计模块，并能通过验证测试以及可实现的综合（要求的时钟频率）验收。报酬从优，具体待遇面议。

兼职对象要求（需提供简历1份）：
1.      熟悉ASIC/FPGA Verilog 设计
2.      熟悉ASIC/FPGA EDA工具使用
3.      电子工程、微电子、通信与计算机方向的研究生

有感兴趣的同学，请发简历到290558540@qq.com
--
修改:wangkuan FROM 49.7.233.*
FROM 49.7.233.*