base北京朝阳区15号线关庄站附近
2018年成立,总部深圳,目前200人+,北京30人+
JD如下
工作内容:
1、根据需求分析文档,设计系统整体框架;
2、完成模块级设计文档和系统的面积、性能、功耗、DDR带宽进行优化;
3、根据设计文档,确保设计的良好实现;
4、确定验证方案,完成模块级验证和系统级验证;
5、实现FPGA综合,并确定FPGA测试方案;
任职要求:
1、本科及以上学历,集成电路、微电子、计算机、通信等相关专业毕业;
2、熟悉数字逻辑设计,熟练掌握verilog语言,熟悉IC设计开发流程;
3、掌握数字电路结构的功能和特性,有较强的理论分析和动手能力;
4、工作认真、踏实负责,具有良好的团队合作精神与目标导向意识;
5、熟练使用Linux系统,有良好的脚本编程能力;
6、熟练使用Synopsys、Cadence、Mentor等EDA工具;
7、6年以上工作经验,有3年以上H264/H265/AVS2/VP9等编解码项目经验。
WX:532022967,欢迎沟通互通
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FROM 116.25.93.*