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主题:Re: Verilog语言疑问
ThinkpadX301
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2024-04-06 17:16:36
|
括号中16bit按位或
【 在 johnfader 的大作中提到: 】
: result =|(data[15:0]& 16`hC820);
: verilog 中=|是什么意思?
--
FROM 58.37.182.*
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