- 主题:Verilog语言疑问
result =|(data[15:0]& 16`hC820);
verilog 中=|是什么意思？
--
FROM 61.141.252.*
括号中16bit按位或
【 在 johnfader 的大作中提到: 】
: result =|(data[15:0]& 16`hC820);
: verilog 中=|是什么意思？
--
FROM 58.37.182.*
是|()的作用，=只是赋值？
【 在 ThinkpadX301 的大作中提到: 】
: 括号中16bit按位或
--
FROM 61.141.252.*
一般归约用于判断是否全0
这个逻辑就是判断data的指定位是否存在1
【 在 johnfader 的大作中提到: 】
:
: result =|(data[15:0]& 16`hC820);
: verilog 中=|是什么意思？
#发自zSMTH@23116PN5BC
--
FROM 222.95.136.*
你先要知道这段代码对应的电路是什么
不能用软件的思路理解硬件
【 在 johnfader 的大作中提到: 】
: 是|()的作用，=只是赋值？
--
FROM 49.5.207.*
缩位或呀，只要有一个bit为1结果就是1
【 在 johnfader 的大作中提到: 】
: result =|(data[15:0]& 16`hC820);
: verilog 中=|是什么意思？
--
FROM 1.80.218.*
变量前的逻辑运算符都是缩位操作
【 在 ThinkpadX301 的大作中提到: 】
: 括号中16bit按位或
--
FROM 1.80.218.*
正解
【 在 EmperorPiero 的大作中提到: 】
: 一般归约用于判断是否全0
: 这个逻辑就是判断data的指定位是否存在1
:
: ...................
--
FROM 1.80.218.*
面试题，就是这样的，直接说是Verilog语言，没有电路图。
【 在 smzhbj 的大作中提到: 】
: 你先要知道这段代码对应的电路是什么
: 不能用软件的思路理解硬件
--
FROM 61.141.252.*
如果面试题问 =｜什么意思
千万别去这家公司就对了
【 在 johnfader 的大作中提到: 】
: 面试题，就是这样的，直接说是Verilog语言，没有电路图。
--
FROM 49.5.207.*