Verilog HDL 是 begin-end 混着一堆 C 语法的东西，这么混乱的语言一堆设计芯片的在用。

【 在 vmx 的大作中提到: 】
: := 赋值
: begin end对
: 以及if elsif endif这种奇怪写法
: ...................
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FROM 103.90.178.*