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经典|文摘|保留

问一下关于posedge与negedge共存在一个模块的问题(3)
2008-05-09 feitengyu|2008-06-19 pureweed
有哪位大侠做过turbo解码器的？有没有相关算法资料啊？(3)
2008-06-18 roc2007|2008-06-19 pureweed
在ISE中用verilog，这是怎么回事？(4)
2008-06-18 hutcoffee|2008-06-18 blueterminal
华为海思招聘数字IC工程师和软件开发工程师(0)
2008-06-18 KingAqua|2008-06-18 KingAqua
有没有插件可以在quartus里输入中文？(5)
2008-06-18 BESSA|2008-06-18 BESSA
XCF04s配置问题(6)
2008-06-17 zhaoshifeng|2008-06-18 InterRonaldo
求endnote关于FPGA方面的文献管理库(0)
2008-06-18 temporalMaze|2008-06-18 temporalMaze
状态机问题(2)
2008-06-17 tjromaprince|2008-06-18 tjromaprince
问个vhdl的问题(0)
2008-06-18 heartsongs|2008-06-18 heartsongs
verilog always里支持多个时钟吗？(6)
2008-06-17 hutcoffee|2008-06-18 MSquare
老板真烦啊(7)
2008-04-25 O08|2008-06-17 designer007
verilog中for循环弱问(14)
2008-06-10 tjromaprince|2008-06-17 MSquare
差异位数比较器算法求助(13)
2008-06-15 geniisun|2008-06-17 geniisun
有没有可以下载到中文datasheet的地方？(1)
2008-06-16 qiuranke|2008-06-16 jiu
准备买块DE2-70，大家一般去哪个代理那买啊？(0)
2008-06-16 nigholas|2008-06-16 nigholas
《科技促进发展》杂志论文征稿通知(3)
2008-06-14 kjcjfz|2008-06-15 groove
A家的片子里LUT能配置为SRL么？(2)
2008-06-14 MSquare|2008-06-14 oBigeyes
如何提高综合速度？使用ieee_proposed packages(1)
2008-06-12 parv|2008-06-14 MSquare
这种情况该怎么加约束？(7)
2008-06-12 hutcoffee|2008-06-14 hutcoffee
高手讲一讲SYSTEMC 和 SYSTEMVERILOG的发展趋势(4)
2008-06-12 superdsp|2008-06-14 BourneJason
altera的ram分配问题(18)
2008-06-11 O08|2008-06-14 pensi
请问清华大学的安捷伦实验室在哪儿？(0)
2008-06-13 yuxl06|2008-06-13 yuxl06
请问Quartus中怎样输出网表文件(0)
2008-06-12 tsinghua2|2008-06-12 tsinghua2
在verilog中如何在其他模块里面调用task?(25)
2008-06-02 feitengyu|2008-06-12 bingbinICE
altera中有带光口的开发板吗？(0)
2008-06-12 PhysX|2008-06-12 PhysX
SUNDesign——FPGA设计要点(1)
2008-06-03 smartboy2004|2008-06-12 superdsp
请问FLEX10K10是CPLD还是FPGA(1)
2008-06-11 Boge|2008-06-11 tjromaprince
关于ISE 8.2i 与 ISE 7.1i 综合的问题(3)
2008-06-10 acceler|2008-06-11 zhs01
各位大侠给推荐一下适合的FPGA板吧^-^(11)
2008-06-06 nigholas|2008-06-10 nigholas
谁给讲讲automatic/static task？(2)
2008-06-06 BourneJason|2008-06-10 BourneJason

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