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设计一问：fpga程序和主机间通信要不要fifo？(6)
2008-06-06 sszhang|2008-06-10 sszhang
xilinx也不妙啊 Xilinx cuts 250 jobs(2)
2008-06-05 i8086|2008-06-10 newbeesi1e
有做验证的大牛吗？给讲讲behavioral module的设计和RTL module(1)
2008-06-05 BourneJason|2008-06-10 frankrick
请高手帮我看看vhdl编译时出的是什么错误，(1)
2008-06-09 federalgerma|2008-06-09 chenpp
请教一下verilog HDL的分频问题，多谢指教啊！(2)
2008-06-09 meitianhappy|2008-06-09 BESSA
OC-3要求的jitter tolerance是多少？(3)
2008-06-02 InterRonaldo|2008-06-09 LJCFQ
nios 串口收到的数据全0？help(0)
2008-06-09 xuelanyu|2008-06-09 xuelanyu
vhdl支持real/float类型的计算吗？能综合嘛？(6)
2008-06-05 parv|2008-06-09 oBigeyes
如何用verilog取对数？(16)
2008-05-30 LEOWIND|2008-06-09 oBigeyes
ddr2谁调试过呀？(1)
2008-05-29 xuelanyu|2008-06-09 oBigeyes
问下verilog语言中给数组初始化该怎么写？(14)
2008-06-04 wowuliao|2008-06-08 littlebu
Re: 弱问，定义成wire类型是不是不占资源？(1)
2008-06-08 原帖已删除|2008-06-08 geniisun
初学的问个VHDL的弱问题，大家指点啊(5)
2008-06-06 ADCs|2008-06-06 ADCs
xilinx数字IO驱动电流多大？(2)
2008-05-30 sszhang|2008-06-06 sszhang
fpga不稳定怀疑供电不足有酬谢(9)
2008-06-04 Sparky|2008-06-05 shubao
EDACN技术期刊(共三期)(6)
2008-06-03 smartboy2004|2008-06-05 datuman
请教一个运算放大器的问题(0)
2008-06-05 BESSA|2008-06-05 BESSA
如何对配置码流进行后防真??(0)
2008-06-05 heartfield|2008-06-05 heartfield
两种状态机的比较(0)
2008-06-04 BESSA|2008-06-04 BESSA
急问：Altera的FPGA支持memory（二维reg）吗？(22)
2008-06-02 katyusza|2008-06-04 frankrick
想自己练习一下verilog，请推荐一个比较经典的实例吧(0)
2008-06-03 Boge|2008-06-03 Boge
Xilinx培训资料(1)
2008-06-03 smartboy2004|2008-06-03 katyusza
verilog hdl synthesis a practical primer(0)
2008-06-03 smartboy2004|2008-06-03 smartboy2004
状态机设计(0)
2008-06-03 smartboy2004|2008-06-03 smartboy2004
同步异步亚稳态时序(0)
2008-06-03 smartboy2004|2008-06-03 smartboy2004
关于coding style的文章(0)
2008-06-03 smartboy2004|2008-06-03 smartboy2004
再请教几个SignalTap II的设置问题 :P(17)
2008-06-01 katyusza|2008-06-03 pensi
ISE 中增添新器件［Q］(0)
2008-06-03 lbyoopp|2008-06-03 lbyoopp
关于SignalTap的NIOS II的plug-in(0)
2008-06-03 Johnsun999|2008-06-03 Johnsun999
急：哪位帮忙看看SignalTap报的错误~~~(1)
2008-06-02 katyusza|2008-06-03 katyusza