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《科技促进发展》杂志论文征稿通知(3)
2008-06-14 kjcjfz|2008-06-15 groove
A家的片子里LUT能配置为SRL么？(2)
2008-06-14 MSquare|2008-06-14 oBigeyes
如何提高综合速度？使用ieee_proposed packages(1)
2008-06-12 parv|2008-06-14 MSquare
这种情况该怎么加约束？(7)
2008-06-12 hutcoffee|2008-06-14 hutcoffee
高手讲一讲SYSTEMC 和 SYSTEMVERILOG的发展趋势(4)
2008-06-12 superdsp|2008-06-14 BourneJason
altera的ram分配问题(18)
2008-06-11 O08|2008-06-14 pensi
请问清华大学的安捷伦实验室在哪儿？(0)
2008-06-13 yuxl06|2008-06-13 yuxl06
请问Quartus中怎样输出网表文件(0)
2008-06-12 tsinghua2|2008-06-12 tsinghua2
在verilog中如何在其他模块里面调用task?(25)
2008-06-02 feitengyu|2008-06-12 bingbinICE
altera中有带光口的开发板吗？(0)
2008-06-12 PhysX|2008-06-12 PhysX
SUNDesign——FPGA设计要点(1)
2008-06-03 smartboy2004|2008-06-12 superdsp
请问FLEX10K10是CPLD还是FPGA(1)
2008-06-11 Boge|2008-06-11 tjromaprince
关于ISE 8.2i 与 ISE 7.1i 综合的问题(3)
2008-06-10 acceler|2008-06-11 zhs01
各位大侠给推荐一下适合的FPGA板吧^-^(11)
2008-06-06 nigholas|2008-06-10 nigholas
谁给讲讲automatic/static task？(2)
2008-06-06 BourneJason|2008-06-10 BourneJason
设计一问：fpga程序和主机间通信要不要fifo？(6)
2008-06-06 sszhang|2008-06-10 sszhang
xilinx也不妙啊 Xilinx cuts 250 jobs(2)
2008-06-05 i8086|2008-06-10 newbeesi1e
有做验证的大牛吗？给讲讲behavioral module的设计和RTL module(1)
2008-06-05 BourneJason|2008-06-10 frankrick
请高手帮我看看vhdl编译时出的是什么错误，(1)
2008-06-09 federalgerma|2008-06-09 chenpp
请教一下verilog HDL的分频问题，多谢指教啊！(2)
2008-06-09 meitianhappy|2008-06-09 BESSA
OC-3要求的jitter tolerance是多少？(3)
2008-06-02 InterRonaldo|2008-06-09 LJCFQ
nios 串口收到的数据全0？help(0)
2008-06-09 xuelanyu|2008-06-09 xuelanyu
vhdl支持real/float类型的计算吗？能综合嘛？(6)
2008-06-05 parv|2008-06-09 oBigeyes
如何用verilog取对数？(16)
2008-05-30 LEOWIND|2008-06-09 oBigeyes
ddr2谁调试过呀？(1)
2008-05-29 xuelanyu|2008-06-09 oBigeyes
问下verilog语言中给数组初始化该怎么写？(14)
2008-06-04 wowuliao|2008-06-08 littlebu
Re: 弱问，定义成wire类型是不是不占资源？(1)
2008-06-08 原帖已删除|2008-06-08 geniisun
初学的问个VHDL的弱问题，大家指点啊(5)
2008-06-06 ADCs|2008-06-06 ADCs
xilinx数字IO驱动电流多大？(2)
2008-05-30 sszhang|2008-06-06 sszhang
fpga不稳定怀疑供电不足有酬谢(9)
2008-06-04 Sparky|2008-06-05 shubao