- 主题:请教，SPI接口ADC，如果时钟输入远低于典型输入时钟范围
SPI接口ADC，clk参考范围是8M - 16M
采用GPIO模拟SPI时序，clk达不到8M，比如给400K
会有影响吗？
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FROM 58.57.27.*
会心痛
【 在 AIREE 的大作中提到: 】
: SPI接口ADC，clk参考范围是8M - 16M
: 采用GPIO模拟SPI时序，clk达不到8M，比如给400K
: 会有影响吗？
: ...................
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FROM 115.204.193.*
你说的CLK是SPI的CLK还是ADC转换的CLK？
SPI的话没影响，也就是转换一次之后的数值进了ADC芯片的锁存，你就是慢点读出来而已
如果你说的CLK是指转换用的CLK（不过现在芯片一般转换都是用的内部CLK，没有外部的吧）假设就是转换用，如果是segma-delta转换芯片，而你的信号slewrate又比较快的话，有可能有大噪声。
【 在 AIREE 的大作中提到: 】
: SPI接口ADC，clk参考范围是8M - 16M
: 采用GPIO模拟SPI时序，clk达不到8M，比如给400K
: 会有影响吗？
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FROM 114.227.181.*
重点问题是，现在一个STC都集成了硬件SPI，你为啥要用GPIO模拟CLK啊？
【 在 AIREE 的大作中提到: 】
: SPI接口ADC，clk参考范围是8M - 16M
: 采用GPIO模拟SPI时序，clk达不到8M，比如给400K
: 会有影响吗？
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FROM 114.227.181.*
不会有问题
因为slave的时钟来自master
你master时钟给多少
slave就用什么时钟去采样
【 在 AIREE 的大作中提到: 】
: SPI接口ADC，clk参考范围是8M - 16M
: 采用GPIO模拟SPI时序，clk达不到8M，比如给400K
: 会有影响吗？
- 来自「最水木 for iPhone14,3」
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FROM 101.87.106.*
ti的adc128s102
clk是spi clk
datasheet貌似没有提到内部晶振，clk
【 在 dismoon 的大作中提到: 】
: 你说的CLK是SPI的CLK还是ADC转换的CLK？
: SPI的话没影响，也就是转换一次之后的数值进了ADC芯片的锁存，你就是慢点读出来而已
: 如果你说的CLK是指转换用的CLK（不过现在芯片一般转换都是用的内部CLK，没有外部的吧）假设就是转换用，如果是segma-delta转换芯片，而你的信号slewrate又比较快的话，有可能有大噪声。
: ...................
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FROM 112.238.125.*
spi都占用了
【 在 dismoon 的大作中提到: 】
: 重点问题是，现在一个STC都集成了硬件SPI，你为啥要用GPIO模拟CLK啊？
:
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FROM 112.238.125.*
谢谢，我打个板试试
【 在 Xaoyao 的大作中提到: 】
: 不会有问题
: 因为slave的时钟来自master
: 你master时钟给多少
: ...................
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FROM 112.238.125.*
SPI可以复用，CS脚就是安排给你复用的
【 在 AIREE 的大作中提到: 】
: spi都占用了
: :
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FROM 113.73.252.*
@AIREE
这个是重点
【 在 howmoney 的大作中提到: 】
: SPI可以复用，CS脚就是安排给你复用的
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FROM 117.63.132.*