如果是是这种ADC的话，
比如TI的ADS7953，对时钟下限没啥要求；
边转换边吐数据，结构大概率是SAR，降低时钟频率的唯一风险就是sampling保存在电容
上的charge由于关闭的switch漏电跑掉了；
我觉得频率降低20倍应该问题不大；
【 在 packer (生命无常) 的大作中提到: 】
: This clock directly controls the conversion and readout processes
: 我说怎么会对SPI时钟提出下限要求，这个SCLK同时也是AD转换的时钟源，频率太低不好
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