T和R，应该只有FPGA接收的那个要时钟IO，发送的不要。
编译（自动布局布线）报错，FPGA能不能手动layout修一下，人工处理下这个时钟的走线，就像后端一样？
【 在 zzlthuscu 的大作中提到: 】
: RTL8211EG 的三个时钟 TXCLK GTX_CLK RXCLK 这三个管脚里 TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
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