可以手动指明这个信号就不走时钟管脚，好像叫clock dedicate route，性能会差点，但是否满足要求以实测为准。
【 在 zzlthuscu 的大作中提到: 】
: RTL8211EG 的三个时钟 TXCLK GTX_CLK RXCLK 这三个管脚里 TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
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