- 主题:有没有自己写FPGA DDR控制器的兄弟
【 在 icfpga 的大作中提到: 】
: MIG慢的要死，我是自己写的，1.8G速率下，用户接口从读开始到数据返回用时10个clk，什么水平
不懂ddrc的水平
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FROM 49.7.44.*
接触过一点DDR，效率能到85%挺高了，不过这个“随机读写”是有前提条件的吧？个人理解提高随机性能原理无非就是在tRC和tFAW的允许范围内尽量快的bank interleaving，读写混合时可能涉及到读写分别grouping以及reorder，不过实现层面确实见水平。关联指令优化是指precharge的时机？
【 在 lishuo1028 的大作中提到: 】
: 可以联系我获取一定的支持，不过由于ddrc 实在太麻烦，所以咨询也是收费的。
: 好的ddrc读写随机访问效率能到85%，不行的可能只有30%。 取决于interleaving优化，关联指令优化，bank状态维护，时序参数配置等一系列环节。
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FROM 115.171.8.*
【 在 mikeylo 的大作中提到: 】
: 接触过一点DDR，效率能到85%挺高了，不过这个“随机读写”是有前提条件的吧？个人理解提高随机性能原理无非就是在tRC和tFAW的允许范围内尽量快的bank interleaving，读写混合时可能涉及到读写分别grouping以及reorder，不过实现层面确实见水平。关联指令优化是指precharge的时机？
看来您是比较了解ddr的。
的确，ddr的使用效率受访问模式的限制太大，不过fpga设计者还需要根据应用，对数据存储做一些规划。做专用设备，fpga工程师的价值在于把应用和硬件联合优化。否则意义就不明显了。
单纯做控制器，没人能搞得过大厂的IP，但如果给定了应用，比如查路由表，那么fpga里做ddrc基本能做到很高的流水。
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FROM 49.7.44.*
也需要看算法，如果是现在那些面向GPU的挖矿算法，FPGA访问DDR也没啥优势
【 在 lishuo1028 (我在你的世界) 的大作中提到: 】
: 看来您是比较了解ddr的。
: 的确，ddr的使用效率受访问模式的限制太大，不过fpga设计者还需要根据应用，对数
据存储做一些规划。做专用设备，fpga工程师的价值在于把应用和硬件联合优化。否则
意义就不明显了。
: 单纯做控制器，没人能搞得过大厂的IP，但如果给定了应用，比如查路由表，那么fpga
里做ddrc基本能做到很高的流水。
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FROM 221.217.88.*
玩过HBM没？
【 在 BourneJason 的大作中提到: 】
: 也需要看算法，如果是现在那些面向GPU的挖矿算法，FPGA访问DDR也没啥优势
: 据存储做一些规划。做专用设备，fpga工程师的价值在于把应用和硬件联合优化。否则
: 意义就不明显了。
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FROM 223.104.3.*