问题背景及现象：
  1）由v7实现pcie x2,和cpu之间采用同源时钟(本板时钟芯片出2路100M差分时钟，分发给fpga板和cpu板)。故障板的电源、时钟初步测量都正常(还没详细测纹波)，且在pcie连接器处通过飞线方式，对故障板的pcie gt跑ibert测试也正常；cpu板在其他板子上测试也正常，就是和故障FPGA板通信时，链路不能Link up。 对fpga的pcie ip的状态信号进行观测，发现PCIE链路状态机LTSSM一直在Detect->Polling->Configuration循环跳转(具体波形见附件)，从pg023手册上看似乎一直在配置链路的link_width，应该是失败了就没往下走。

  2）本次加工了2块板子，其中1块板子PCIE链路状态正常，访问无任何问题，但是另1块板子故障；对比了两个板子，没发现明显差异。

请问各位大佬进一步排查建议，提供一下思路。折腾几天没进展有点受挫了~
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修改:qic625 FROM 120.219.43.*
FROM 120.219.43.*

1）对比两块dut的电源汶波，每一路都要比
2)飞差分线，用正常dut的时钟同时驱动故障dut和cpu板，确定是否时钟问题。
3)两块dut对接，分别用dut1的时钟驱动/dut2时钟驱动，然后测试原端loopback，这样
可以确定是tx的问题还是rx的问题。

【 在 qic625 (ericle) 的大作中提到: 】
: 标  题: 请教大佬关于pcie链路link up失败的问题
: 发信站: 水木社区 (Sun Jan 10 17:35:19 2021), 站内
:
: 问题背景及现象：
:   1）由v7实现pcie x2,和cpu之间采用同源时钟(本板时钟芯片出2路100M差分时钟，分发给fpga板和cpu板)。故障板的电源、时钟初步测量都正常(还没详细测纹波)，且在pcie连接器处通过飞线方式，对故障板的pcie gt跑ibert测试也正常；cpu板在其他板子上测试也正常，就是和故障FPGA板通信时，链路不能Link up。 对fpga的pcie ip的状态信号进行观测，发现PCIE链路状态机LTSSM一直在Detect->Polling->Configuration循环跳转(具体波形见附件)，从pg023手册上看似乎一直在配置链路的link_width，应该是失败了就没往下走。
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:   2）本次加工了2块板子，其中1块板子PCIE链路状态正常，访问无任何问题，但是另1块板子故障；对比了两个板子，没发现明显差异。
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: 请问各位大佬进一步排查建议，提供一下思路。折腾几天没进展有点受挫了~
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: ※ 修改:·qic625 于 Jan 10 17:41:26 2021 修改本文·[FROM: 120.219.43.*]
: ※ 来源:·水木社区 http://www.newsmth.net·[FROM: 120.219.43.*]
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修改:qic625 FROM 120.219.43.*
FROM 111.194.48.*

您问题解决了吗？？
【 在 qic625 (ericle) 的大作中提到: 】
: 问题背景及现象：
:   1）由v7实现pcie x2,和cpu之间采用同源时钟(本板时钟芯片出2路100M差分时钟，分发给fpga板和cpu板)。故障板的电源、时钟初步测量都正常(还没详细测纹波)，且在pcie连接器处通过飞线方式，对故障板的pcie gt跑ibert测试也正常；cpu板在其他板子上测试也正常，就是和故
:   2）本次加工了2块板子，其中1块板子PCIE链路状态正常，访问无任何问题，但是另1块板子故障；对比了两个板子，没发现明显差异。
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FROM 120.245.132.*