- 主题:[讨论]ZYNQ LVDS 源同步时钟作为 ASIC 时钟
是否有可行性？500~600M时钟，PCB上走大概3~5厘米距离
好处显然是去掉了异步时钟域的规划麻烦
LVDS的源同步时钟输出，
1、是否在源头上能够满足ASIC后端流程对于600M时钟在偏斜、抖动等方面的要求？
2、经过PCB走线3~5厘米到达ASIC端口，有多大影响？
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FROM 222.129.129.*
PCB走线影响不大。
但是fpga输出600M时钟性能不怎么样，输出200M还差不多。
用之前最好拿开发板验证一下。
【 在 baseline (无雨也无风*要做个好人) 的大作中提到: 】
: 是否有可行性？500~600M时钟，PCB上走大概3~5厘米距离
: 好处显然是去掉了异步时钟域的规划麻烦
: LVDS的源同步时钟输出，
: ...................
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FROM 111.194.44.*
我测试过，HP端口输出1.5GHZ的差分时钟，抖动大概在20ps
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FROM 171.83.6.*
PCB方面还可以在布局、走线这些进一步控制，这样应该还好
【 在 report 的大作中提到: 】
: PCB走线影响不大。
: 但是fpga输出600M时钟性能不怎么样，输出200M还差不多。
: 用之前最好拿开发板验证一下。
: ...................
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FROM 222.129.129.*
多谢具体数据，ASIC这边主要是12bits的乘加操作，这样应该还好
是否方便说下fpga型号？
【 在 icfpga 的大作中提到: 】
: 我测试过，HP端口输出1.5GHZ的差分时钟，抖动大概在20ps
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FROM 222.129.129.*
我试过单端跑1.6GHz,做好端接问题不大
比SelectIO的Spec高很多
【 在 icfpga 的大作中提到: 】
: 我测试过，HP端口输出1.5GHZ的差分时钟，抖动大概在20ps
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FROM 112.87.207.*