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主题:Re: [求助]verilog源码如何扰乱信号名?
ttaudi
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2021-08-04 10:04:48
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多谢,目前对simulink不熟,请问有没有类似的例子可供参考,我下个matlab试一吧。
【 在 jumbonb 的大作中提到: 】
: 这是用simulink搭建的模型自动吐出来的rtl,原始设计是图形化搭建的模块,无法从rtl推回去。看代码很难理解其设计原理,但是看图就一目了然
: 发自「今日水木 on CLT-AL00」
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FROM 113.88.170.*
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