设计上的做法可以参考DFT里面的at speed test看看怎么切换的，也许能有些帮助，at speed test也是在两个时钟之间来回切，可能一个是高速时钟一个是低速时钟，切的速度要求也挺高。回到这个例子，在外面弄一个4ns, 一个5ns的时钟，通过clk mux接进去，然后控制clk mux端的sel，估计也能做到，当然，clk mux 的sel端要满足一定的时序要求，具体怎么约束，DFT里面的设计估计能提供一些参考，我对DFT这块不熟，找个做过DFT 的人问问可能就有头绪了。
如果能再有一个约束，每次切换可以给2~3周期的稳定时间（10~12ns),那就更好办了：外面用1ns的主时钟，分频产生4ns的clk1 和5ns的clk2, 通过clk mux送进去，然后clk mux的sel 由1ns时钟控制，每次切换有个10ns时间让sel翻转，肯定足够了，正好这个过程中还可以把这个模块的一些控制寄存器给配置好，进行内部工作模式的切换
【 在 Xaoyao 的大作中提到: 】
: 嗯，sdc是这样做我明白了，可以的
: 但设计怎么做
: 一个时钟怎么实现4ns周期和5ns周期的切换
: ...................
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